计算机组成原理

一句话总结，这课我给好评！

课程本身，确确实实学到了很多东西，收获很大；作业量不多，就是 Project 比较肝；白老师一直很好，讲课水平在你科已经很不错了；给分也还算不错，虽然期中考试有难度，但期末比较简单。（背景参考：本人数学系的，因为想学所以选了计组，也确实学到了很多东西，期中考的不错，期末因为不是专业课所以摆了没复习考的也不咋样，最后卡下绩 A+，体验还不错）

细化到大家最关心的分数分布上：

• 理论课作业 10 分：平时好好写基本没问题，作业题基本是课本上改个数（甚至不改），保险一点可以对着课本习题答案看看
• Lab课签到 5 分：别摆就很容易拿满
• 代码作业 10 分：两次，每次 3 题，都是写汇编，不算难
• Project 15 分：比较头疼，尽量尽早开始做，实在肝不出来可以放弃一部分扣一点分，毕竟整个 Project 只占 15
• 期中考试 30 分：期中难度较大，因为前半学期的东西确实干货更多比较重要，卷面平均分 70
• 期末考试 30 分：比期中简单，但可能考 ppt 上比较细节的概念性的东西，卷面平均分 80

最后是资源分享：

我们组的 Project 仓库，bonus 都拿满了，做了很多东西 (流水线，分支预测，异常控制，Cache，手搓了 Uart，还用汇编写了个小游戏能在 CPU 上跑，别的不说，我觉得我们文档还是写的挺好的) ：https://github.com/wLUOw/SUSTech_CS202_MineCPU

课程资料 (使用方式：Lab 签到如果懒得做了可以直接用，还有期中考卷子，作业题目可能每学期会变但也可以参考) ：https://github.com/wLUOw/CS_Notes

必须好评！白老师讲得很好，ppt也完全可以用来自学，教材内容也很翔实，实验课王薇老师一如既往的细致。

project占15%，比较肝。我们组做了个RV32架构的5级流水CPU，pipeline的hazard均成功解决。不得不说CPU的debug过程还是很痛苦的，最后15周提前答辩+bonus全拿满。

期中比较难，均分70，我拿了93。期末不考期中之前的内容。期末前一天project登分，我发现期末只要考到78总评就能拿A，所以就摆了（），考前速通复习了一下。期末比期中简单，均分80，我刚好90，比期中还低一点（）。最终总评97+，喜提A+。

（为什么评论区都是满绩大佬呜呜呜，我这个菜菜也来点评一下）

总的来说白姐姐的计组还是很好哒，数字逻辑和计组都喜提了A，关于期中期末的平均分 别的评论都说过了，期中70期末80.

给九分呢 是因为不让查卷，虽然期末考得还行，但是期中只有84，我其实很想看看卷子呜呜呜

除去这个因素，其他的都很棒啦。四次理论作业（感觉难度呈现递增趋势），和别人对一下答案基本也就满分辣

这门课程起步的时候会学RISC-V，嗯……刚刚接触这些东西的时候确实会感觉比较难，会有些难理解，不过多写写就感觉还好了，毕竟project也得写汇编的

总的来说（个人感觉）后半学期难度比前半学期较小。期中考其实不难，但是题量确实比较大。期末考会考一些概念（判断题），其实还挺细的，有些我真没复习到只能摸了（

project呢……好像楼上的大佬有做pipeline，我觉得看对个人实力自不自信吧，我们小组对15周答辩并做出pipeline就不是很自信，就没做pipeline，现在很庆幸我们小组没做pipeline，要是做了的话每天熬夜熬到四点钟不说，可能还赶不上15周答辩，因为没做pipeline我们也只在ddl的前一天做完……

然后给下一届寄系小可爱们提个醒，这门课通常都是选完数字逻辑之后来选的，我个人觉得这个确实会比数字逻辑要难一些（从知识点的角度上来说），给分也确实会比数字逻辑差一些。

白老师上课讲得很好， slides 质量也很高，自学完全没有问题。作业和期中考试难度都还好。

Project 是用 verilog 在 FPGA 板上搓一个 RV32 架构的 CPU ，感觉比上学期数字逻辑的好写一些。